作业辅导 发表于 2017-7-28 13:22:44

福师17年8月课程考试《EDA技术》作业考核试题(答案)

福建师范大学网络与继续教育学院
《EDA技术》(开卷)福建师范大学网络教育学院
答案

&#61505&#61504
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第一题:()(每题3分,共30分)
1.EDA技术的发展分为、和&#172______________三个阶段。
2.EDA的设计输入主要包括、、。
3.当前最流行的并成为IEEE标准的硬件描述语言包括:_____________和。
4.有三种端口类型,分别是、_______________和。
5.输入和双向端口不能声明为型。
6.在常量表达示中,二进制是用字母表示,八进制是用字母表示,十六进制是用字母表示。
7.宽度为1位的变量称为,如果在变量声明中没有指定位宽,则默认为。线宽大于1位的变量(包括net型和variable型)称为。
8.表达式:8`h55&amp&amp8`haa的值为,表达式:8`h55&amp8`haa的值为多少。
9.语句out=sel?inlin0表示的意义是:。
10.语句{3{ab}}表示的意义是:。
第二题:()(每题5分,共20分)
1.什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?
2.基于FPGA/CPLD的数字系统没计流程包括哪些步骤?
3.说明GAL的OLMC有什么特点,它怎样实现可编程组合电路和时序电路?
4.阻塞赋值和非阻塞赋值有什么本质的区别?
第三题:程序分析题(每题15分,共30分)
1.分析程序并画出逻辑电路图及逻辑表达式:
moduleAOI(ABCDF)
inputABCD
outputF
wireABCDF
assignF=~((A&ampB)|(~(C&ampD)))
endmodule
2.详细分析下面程序功能:
modulecount(outdataloadresetclk)
inputloadclkreset
inputdata
outputout
regout
always@(posedgeclk)
begin
if(!reset)out&lt=8h00
elseif(load)out&lt=data
elseout&lt=out+1
end
endmodule
第四题:设计题(每题20分,共20分)
用VerilogHDL设计一个74138的译码器电路。

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