西交《数字逻辑电路》faq（六）
西交《数字逻辑电路》 FAQ（六）第六章 异步时序电路的分析和设计1. 设触发器的原始状态为0，在图所示的CP、J、K输入信号激励下，试分别画出TTL主从型JK触发器和CMOS JK触发器输出Q的波形。
解 波形如图所示。（注意TTL型JK触发器是CP脉冲下降沿触发，而CMOS型JK触发器是CP脉冲上升沿触发。）2. 设D触发器原状态为0态，试画出在图所示的CP、D输入波形激励下的输出波形。
解 波形如图所示。
3.已知时钟脉冲CP的波形如书中图所示，试分别画出图中各触发器输出端Q的波形。设它们的初始状态均为0。指出哪个具有计数功能。
解（a）～（d）中没有与外电路相连接的J、K端，处于置空状态，相当于接高电平。
（a）首先，，触发器在第一个CP脉冲下降沿翻转，，。此后则有，，触发器保持高电平。
（b），，触发器保持0状态
（c），触发器每来一个CP脉冲，翻转一次。
（d），，第一个CP脉冲使触发器翻转，，，此时有，，第二个CP脉冲使触发器回到初始状态。第三、四个脉冲又重复上述过程。
（e），触发器在第一个CP脉冲上升沿翻转，，，此时，触发器在第二个脉冲回到初始状态，此后又将重复上述过程。
（f）D＝0，触发器始终保持0状态。
各触发器输出端Q的波形如图所示。由图可见，（c）、（d）、（e）三个触发器具有计数功能。
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